一种并行结构有符号乘累加器的设计

doi:10.3976/j.issn.1002-4026.2016.02.018

山东科学 ›› 2016, Vol. 29 ›› Issue (2): 96-100.doi: 10.3976/j.issn.1002-4026.2016.02.018

一种并行结构有符号乘累加器的设计

张琳¹，田现忠^1,2 ，赵兴文¹，颜广¹ ，葛兆斌¹

1．山东省科学院自动化研究所，山东济南 250014；2．吉林大学仪器科学与电气工程学院，吉林长春 130026

收稿日期:2015-06-11 出版日期:2016-04-20 发布日期:2016-04-20
作者简介:张琳（1987-），女，硕士，研究方向为嵌入式应用开发编程。Email：zhanglin987326@126.com
基金资助:
山东省科学院先导科技专项;山东省自主创新及成果转化专项(2014CGZH1104)

Design of a parallel signed multiplyaccumulator

ZHANG Lin¹,TIAN Xianzhong^1,2,ZHAO Xingwen¹,YAN Guang¹,GE Zhaobin¹

1. Institute of Automation, Shandong Academy of Sciences, Jinan 271018, China;
2. School of Instrumentation & Electrical Engineering, Jilin University, Changchun 130026, China

Received:2015-06-11 Online:2016-04-20 Published:2016-04-20

摘要/Abstract

摘要：

本文采用补码分布式算法，简化了有符号数、无符号数以及混合符号数的乘加减运算，通过改进累加器树结构、全加器逻辑电路，设计了一种新型乘累加器结构。通过Altera公司的EP1C3T144C8实现了该乘累加器6个9位有符号操作数的乘累加运算的功能和时序仿真,结果证明了该算法的有效性。该设计解决了常规DA分布式算法系数不能更新和占用大量RAM资源的缺点，可以应用到数字滤波器设计中，也可以作为快速的运算单元应用到DSP数字信号处理器中。

关键词: 有符号数, 可变系数, 乘累加器

Abstract:

We employ complement distributed algorithm to simplify addition, subtraction and multiplication of signed number, unsigned number and the number with mixed symbols. We further design a new multiplyaccumulator structure through improving tree structure of an accumulator and logic circuit of a full adder. It is implemented with EP1C3T144C8 device from Altera company. Its effectiveness is proved through multiplyaccumulating functionality and timing simulation result of six ninebit signed operands. Its design overcomes the negatives of large RAM resource occupancy and no coefficient update of conventional distributed algorithm (DA). It can therefore be applied to the design of digital filters, and digital signal processors (DSP) as a rapid compute unit.

Key words: multiplyaccumulator, signednumber, variable coefficient

中图分类号:

TN431.2

张琳，田现忠，赵兴文,颜广,葛兆斌. 一种并行结构有符号乘累加器的设计[J]. 山东科学, 2016, 29(2): 96-100.

ZHANG Lin,TIAN Xianzhong,ZHAO Xingwen,YAN Guang,GE Zhaobin. Design of a parallel signed multiplyaccumulator[J]. SHANDONG SCIENCE, 2016, 29(2): 96-100.

参考文献

［1］陈杨生，颜刚锋. 硬件实现基于BP神经网络设计的带阻FIR滤波器［J］. 浙江大学学报:工学版，2006, 40（7）：1146-1149.
［2］赵宇玲. 基于FPGA的信号采集与处理系统设计与实现［D］. 南京：南京理工大学，2008.
［3］兰景宏. 高性能乘累加器的设计研究［D］. 北京：北京大学，2005.
［4］MEYERBAESE U.数字信号处理的 FPGA 实现［M］.北京：清华大学出版社，2006.
［5］李梅，王兰勋. 分布式算法在FIR数字滤波器实现中的应用［J］. 通信技术，2008，41（8）:15-16.
［6］CILETTI M D. Verlog HDL 高级数字设计［M］. 北京：电子工业出版社，2005.
［7］李勇，裘式纲，王凤学，等. 计算机原理与设计［M］. 长沙：国防科技大学出版社，1989.
［8］SUNDER S.A fast multiplier based on modified Boothalgorithm ［J］. Int J Electronics,1993,75(2)：199-208.
［9］SAIT S M. A novel technique for fast multiplication ［J］. Int J Electronics，1999,86(1):67-77.
［10］张禾，陈客松. 基于FPGA的稀疏矩阵向量乘的设计研究［J］. 计算机应用研究，2014, 31（6）：1756-1759.
［11］于亚萍，陈雪强，刘源，等. 基于FPGA串并结合FIR滤波器的设计［J］. 湖北农业科学，2012, 51（14）：3092-3095.
［12］邹翠，谢憬，谢鑫君. 基于高性能浮点乘累加器的浮点协处理器设计［J］. 信息技术，2014（7） : 121-124.
［13］徐琪，段哲民. 泰勒级数的DDS设计与FPGA实现［J］. 计算机工程与应用，2014, 50（5）：208-211.
［14］邓耀华，吴黎明，张力锴. 基于 FPGA 的双 DDS 任意波发生器设计与杂散噪声抑制方法［J］.仪器仪表学报，2009，30（11）：2255-2261.
［15］黄丹连. 高吞吐率单双精度可配置浮点乘累加器的设计与实现［D］. 上海：上海交通大学，2011.
［16］胡少轩. 基于FPGA的MAC FIR滤波器的实现［J］. 山西焦煤科技，2011（11）:44-46.

一种并行结构有符号乘累加器的设计

Design of a parallel signed multiplyaccumulator

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